verilog/main_module.v

module test (
  input clk,
  input rst,
  input [7:0] data,
  output dout,
  output reg [7:0] data_addr,
  // 声明变量 如果不指定变量类型 则默认是wire类型
  output reg [31:0] sum
);
  reg [31:0] count;
  assign dout = ~clk;


  // 在时钟的上升沿开始计算
  // 对时钟上升沿或rst电平敏感
  always @(posedge clk or rst) begin
    if(rst==0) begin
      sum <= 0;
      count <= 0;
      data_addr <=0;
    end
    else begin
      count <= count+1;
      sum <= data*2;
      data_addr <= count[7:0];
    end
  end

endmodule