实现根据时钟来自增计数器

main_module.v

@@ -0,0 +1,27 @@
+
+
+
+
+module test (
+  input clk,
+  input rst,
+  output dout,
+  // 声明变量 如果不指定变量类型 则默认是wire类型
+  output reg [31:0] sum
+);
+
+  assign dout = ~clk;
+
+
+  // 在时钟的上升沿开始计算
+  // 对时钟上升沿或rst电平敏感
+  always @(posedge clk or rst) begin
+    if(rst==0) begin
+      sum <= 0;
+    end
+    else begin
+      sum <= sum+1;
+    end
+  end
+
+endmodule