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1007 B
Verilog
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Verilog
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// 时间尺度 以1ns为时钟单位 / 1ns为时钟精度
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`timescale 1ns/1ns
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// 包含文件 main_module.v 编译的时候就不需要指定这个文件了
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`include "main_module.v"
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// 定义模块 此模块没有输入输出
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module testbench();
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reg clk;
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reg rst;
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wire dout;
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wire [31:0] sum;
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// 指定参数
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parameter CYCLE = 2;
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parameter END_TIME = 200;
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// 实例化模块
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test mod(
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.clk(clk),
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.rst(rst),
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.dout(dout),
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.sum(sum)
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);
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// 初始化块 此块用于生成波形文件
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// initial 语句为仿真语句，通常在testbench中使用
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initial begin
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$dumpfile("wave.vcd");
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$dumpvars(0,testbench);
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end
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// 寄存器初始化，只有初始化之后才会产生波形
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initial begin
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clk = 0;
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rst = 0;
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end
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initial begin
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#5 rst = 1;
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end
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// 每隔一个时钟周期取反
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always begin
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#(CYCLE / 2) clk = ~clk;
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end
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// 在END_TIME个时钟周期之后结束
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initial begin
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#END_TIME;
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$stop;
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end
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endmodule
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